第二波：EMC Design guideline之时钟线
忙碌一整，EMC Design guideline之 时钟线新鲜出炉啦！1. 时钟线禁止跨moat，保证参考层的完整性！
2. CLK Ground Guard Trace包覆完整，线宽最少与PCB上最小Via孔径相同，1cm-1.5cm打Ground Via到地
3. clk若无法包覆，则必须遵守3W法则
4. Clock Test Point不要单独拉出来，如果必须如此，拉出部分不要超过100mil
5. clk最小宽度6mil
6. clk禁止穿越IC底部
7. clk 变换参考层最好不要超过两次，转层初50mil范围内加GND Via
8. clk 预留Bead、Cap位置（Cap最好不超过12pf）
9. clk距离PCB版边位置在75mil之上、
10. 无GND trace的情况下，clk不可与I/O、ESD敏感线、reset线等高速讯号线平行布线，如无法避免，保持在250mil-2000mil之间。
11. 时钟线尽量远离I/O、电源连接器、杂讯区域
12. clk转角使用45°或圆角，转角过大时，会伴随着阻抗不匹配和反射问题，频率越快，问题越明显
13. 时钟布线时要保证阻抗一致；同一层布线宽度相等，不同层要计算阻抗，保证一致；
14. 时钟线尽量布在板子内层，以带状物布线
15.对于clock元件之Decoupling电容，采用共振频率高于所压制之clock谐波电流之电容， 可使用一个或两个电容并联
时钟线是PCB板上的重中之重，一般layout都会优先布线，check时也是优先级最高的；以上我们认为前3点是检查的重点项目。
希望各位前辈多多补充，小弟感激不尽！ 谢谢楼主了，辛苦了，小弟在此拜谢 回复 1# 阿飞小白
挺全的，我补充些：
1. 时钟布线时要保证阻抗一致；同一层布线宽度相等，不同层要计算阻抗，保证一致；
2. 时钟线尽量布在板子内层，以带状物布线。
。。。。
大家继续补充。 xieixe 按照理论上的guide，很可能处处都是EMC风险源，还需要经验去理解。当然不能说理论完全无用，实践联系理论才能更上一层楼。 在知其所以然时运用经验就会得心应手。 其实实际的去做无数次才能将规则谙熟于心 似乎理论上很多啊。
我也补充并建议几句：
4. Clock Test Point不要单独拉出来，如果必须如此，拉出部分不要超过100mil------------严格来说，不允许拉出来，若实在要拉出来，则拉出来的长度与CLK的频率有关。
8. CLK预留Bead、Cap位置（Cap最好不超过12pf）-------------最好预留的是电阻和cap，bead会引起信号完整性的问题；而且位置靠近CLK的源头，cap靠近源头的效果比远离源头的效果要好。
增加：
1. CLK能短则短。 理论就给大家参考啦，重要的是去实践。呵呵 good
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